避免 PCB 中的信号完整性问题对设计人员来说是一项极其复杂的任务。它需要深入了解信号完整性设计规则和技术。随着更快逻辑系列的推出，设计人员已经意识到简单的 PCB 布局无法满足信号完整性要求。

高速设计带有特殊的信号完整性问题，如果处理不当，可能会让您头疼。始终建议工程师考虑某些最佳PCB 设计服务，以最大限度地减少早期设计周期中的信号完整性问题，从而避免昂贵的设计迭代。 

随着我们的继续，我们将提供有关以下主题的更多见解：

• 什么是 PCB 中的信号完整性？

• PCB 中的信号完整性需求

• 导致 PCB 信号完整性问题的 9 个因素

什么是 PCB 中的信号完整性？

信号完整性 (SI) 表示信号无失真传播的能力。信号完整性只不过是通过传输线的信号质量。当信号从驱动器传输到接收器时，它给出了信号衰减量的测量值。这个问题在较低频率下不是主要问题，但当 PCB 以更高速度和高频 (> 50MHz) 运行时，这是一个需要考虑的重要因素。在高频状态下，信号的数字和模拟方面都需要处理。

传输介质对信号完整性的影响。

当信号从驱动器传播到接收器时，它不会保持不变，最初发送的任何内容都会以不同程度的失真被接收。这种信号失真是由阻抗失配、反射、振铃、串扰、抖动和地弹等因素造成的。设计人员的主要目标应该是尽量减少这些因素，以便原始信号能够以最小的失真到达目的地。还需要特别注意保持信号质量并控制它们在电子电路中的不良影响。阅读我们关于使用 Altium 控制阻抗路由的文章。

PCB 中的信号完整性需求

当我们在 PCB 中遇到信号完整性问题时，它可能无法按预期工作。它可能以不可靠的方式工作——有时有效，有时无效。它可能在原型阶段工作，但在批量生产中经常失败；它可以在实验室中工作，但在现场不可靠；它在旧的生产批次中工作，但在新的生产批次中失败，等等。在以下情况下，信号已失去完整性：

• 它被扭曲，即它的形状从所需的形状改变

• 不需要的电噪声叠加在信号上，降低了其信噪比 (S/N)

• 它会为板上的其他信号和电路产生不需要的噪声

在以下情况下，PCB 被认为具有必要的信号完整性：

• 其内的所有信号均无失真传播

• 其设备和互连不会受到来自其附近其他电气产品的外来电噪声和电磁干扰 (EMI) 的影响，符合或优于监管标准

• 它不会在连接到它或其附近的其他电路/电缆/产品中产生、引入或辐射 EMI，符合或优于监管标准

导致 PCB 中信号完整性下降的因素：

一般来说，快速的信号上升时间和高信号频率会增加信号完整性问题。出于分析目的，我们可以将各种信号完整性问题分为以下几类：

1. 不受控制的线路阻抗导致信号衰减

网络上的信号质量取决于信号走线的特性及其返回路径。在线路上传输过程中，如果信号遇到线路阻抗的变化或不均匀，它会受到反射，引起振铃和信号失真。 

此外，信号上升时间越快，不受控制的线路阻抗变化引起的信号失真就越大。我们可以通过以下方式减少或消除线路阻抗变化，从而最大限度地减少由于反射引起的信号失真：

• 确保信号线及其返回路径充当具有统一受控阻抗的统一传输线。

• 将信号返回路径作为靠近信号层放置的统一平面。

• 确保受控阻抗信号线看到匹配的源阻抗和接收器阻抗——与信号线的特征阻抗相同。这可能需要在源端和接收器端添加适当的终端电阻。

2. 由于其他阻抗不连续性导致的信号劣化

阻抗不连续会导致振铃和信号失真。

正如我们之前提到的，如果信号在其传播过程中遇到阻抗不连续，它将遭受反射，从而导致振铃和信号失真。在遇到以下情况之一时，线路阻抗将出现不连续性：

• 当信号在其路径中遇到过孔时。

• 当一个信号分支成两条或更多条线时。

• 当信号返回路径平面遇到不连续性时，例如当线路短截线连接到信号线时平面中的分裂。

• 当线路短截线连接到信号线时。

• 当信号线从源端开始时。

• 当信号线在接收端终止时。

• 当信号和返回路径连接到连接器引脚时。

而且，信号上升时间越快，由阻抗不连续引起的信号失真就越大。我们可以通过以下方式最大限度地减少由于线路阻抗不连续引起的信号失真：

• 通过使用较小的微过孔和 HDI PCB 技术，最大限度地减少由过孔和过孔短截线引起的不连续性的影响。

• 减少跟踪存根长度。

• 当一个信号在多个地方使用时，以菊花链方式布线而不是多点分支。

• 在源端和接收端使用合适的终端电阻。

• 使用差分信号和紧密耦合的差分对，它们本质上更不受信号返回路径平面不连续性的影响。

• 确保在发生不连续的连接器处，信号线尽可能短，信号返回路径尽可能宽。

3. 传播延迟导致信号劣化

信号在 PCB 上从源传输到接收器所需的时间有限。信号延迟与信号线长度成正比，与特定 PCB 层上的信号速度成反比。如果数据信号和时钟信号与整体延迟不匹配，它们将在不同的时间到达接收器进行检测，这会导致信号偏移；过大的偏斜会导致信号采样错误。随着信号速度变得更高，采样率也更高，并且允许的偏斜变得更小，由于偏斜导致更大的错误倾向。

提示：可以通过信号延迟匹配（主要是走线长度匹配）来最小化一组信号线中的歪斜。

4. 信号衰减导致信号衰减

由于传导迹线电阻（由于趋肤效应在较高频率下会增加）和介电材料损耗因数 Df 引起的损耗，信号在 PCB 线路上传播时会遭受衰减。这两种损耗都随着频率的增加而增加，因此信号的高频分量将比低频分量遭受更大的衰减；这会导致信号带宽降低，进而导致信号上升时间增加导致信号失真；过度的信号上升时间增加导致数据检测错误。

提示：当信号衰减是一个重要的考虑因素时，必须选择正确类型的低损耗高速材料并适当控制走线几何形状以最大限度地减少信号损耗。

5.串扰噪声导致信号劣化

相邻 PCB 信号线上的串扰。

信号线或返回路径平面上的快速电压或电流转换可能会耦合到相邻的信号线上，从而在相邻的信号线上导致称为串扰和开关噪声的不需要的信号。由于走线之间的互电容和互感而发生耦合。可以通过增加走线之间的空间来减少这种互电容和电感耦合。根据经验，空间应该是走线宽度 (3W) 的三倍。与往常一样，更快的上升时间信号会产生更多的串扰和开关噪声。

串扰和开关噪声可以通过以下方式降低：

• 增加相邻信号走线之间的间隔。

• 使信号返回路径尽可能宽，并且像统一平面一样均匀，并避免分裂返回路径。

• 使用介电常数较低的 PCB 材料。

• 使用差分信号和紧密耦合的差分对，它们本质上更不受串扰的影响。

6. 电源和地面分配网络导致的信号衰减

电源和接地轨或路径或平面具有非常低但有限的非零阻抗。当输出信号和内部栅极切换状态时，通过电源和接地轨/路径/平面的电流会发生变化，从而导致电源和接地路径中的电压下降。这将降低设备电源和接地引脚上的电压。这种情况的频率越高，信号转换时间越快，并且同时切换状态的线路数量越多，电源和接地轨上的电压下降就越大。这将降低信号的噪声容限，如果过多，则会导致设备出现故障。

为了减少这些影响，配电网络的设计必须使电力系统的阻抗最小化：

• 电源层和接地层应尽可能靠近并尽可能靠近 PCB 表面。这将减少通孔电感。

• 应在电源和接地轨之间使用多个低电感去耦电容器，并且它们应尽可能靠近器件电源和接地引脚放置。

• 使用带有短引线的器件封装。

• 为电源和接地使用薄的高电容磁芯可显着增加电容并降低电源和接地轨之间的阻抗。阅读我们如何减少 PCB 布局中的寄生电容。

7. EMI/EMC 导致的信号衰减

EMI/EMC 随着频率和更快的信号上升时间而增加。对于单端信号电流，辐射远场强度随频率线性增加，与差分信号电流成正比。阅读EMI 和 EMC 的 PCB 设计指南以获取详细说明。

提示：也可以通过减小电流环路面积来降低 EMI。

8. 由于via stub 和trace stub 导致的信号完整性问题

过孔存根是不用于信号传输的过孔部分。过孔短截线充当具有特定谐振频率的谐振电路，在该频率下它可以在其中存储最大能量。如果信号在该频率处或附近具有显着分量，则该信号分量将由于通孔短截线在其谐振频率处的能量需求而严重衰减。在下面描述的示例中，通孔的部分A用于从外层上的导体C1到内层上的导体Cn 的信号传播。但通孔的B部分是无关紧要的——因此，是通孔存根。在此处了解有关过孔存根及其对信号衰减和数据传输速率的影响的更多信息。

Via stub 导致 PCB 中的严重信号衰减。

长短线迹线可能充当天线，因此会增加遵守 EMC 标准的问题。短线迹线还会产生反射，对信号完整性产生负面影响。高速信号上的上拉或下拉电阻是短线的常见来源。如果需要此类电阻器，则将信号路由为菊花链。 

通过实施菊花链路由避免存根跟踪。

9. 地弹引起的信号完整性问题

由于电流过大，电路的接地参考电平偏离了原来的电平。这是由于接地电阻和互连电阻（例如键合线和迹线）造成的。因此，地中不同点的地电压电平会有所不同。这被称为接地反弹，因为接地电压会随电流而变化。

减少地弹的技巧：

• 实现去耦电容到本地接地。

• 包含串联的限流电阻。

• 将去耦电容器靠近引脚放置。

• 运行适当的地面。

信号的上升时间是 SI 问题中的一个关键参数。为了获得所需的信号完整性水平，我们应该关注阻抗控制、衰减、地弹、传播延迟和 EMI/EMC。在 PCB 的设计阶段应采取信号完整性措施，因为我们不能时不时地提出新设计。最好事先处理它，而不是让它实时破坏设备的性能。查看有关如何实现稳健的 PCB 设计工作流程以实现信号完整性的帖子？收集有关 PCB 设计信号完整性的更多信息。