设计人员不断面临提高电子产品性能的挑战。同时，设计人员需要考虑高速信号在 PCB 设计中的影响，因为不断增加时钟频率和减少上升时间可能会导致信号完整性问题。这需要使用更高的频率，50MHz 到 3GHz 的频率已经变得非常普遍。

设计高速 PCB 对支持实际应用至关重要。PCB 处理高速信号时，信号传输问题尤为突出。一块出色的高速板是一种集成各种组件和布线同时避免信号完整性问题的板。我们在高频板中面临的三个主要挑战是信号完整性、EMI/EMC和介电损耗。

在这篇博文中，我们将讨论在 PCB 设计中处理高速信号时需要注意的以下因素：

• PCB中的高速信号是什么？

• 为什么高频下总是有信号失真？

• 我们什么时候需要注意高速 PCB 设计中的信号完整性？

• 克服高速 PCB 设计中信号完整性问题的技术

• 高速 PCB 设计人员的快速提示

• 高速印刷电路板材料 

• 为什么在高速 PCB 设计中包含设计模拟和检查很重要？

  PCB中的高速信号是什么？

  频率范围从 50 MHz 到高达 3 GHz 的信号被认为是高速信号，例如时钟信号。理想情况下，时钟信号是方波，但实际上不可能立即将其“低”电平更改为“高”电平（反之亦然）。它具有特定的上升和下降时间，因此它在时域中看起来是梯形。值得注意的是，时钟信号在频域中的较高频率谐波的幅度取决于其上升和下降时间。如果上升时间长于谐波的幅度会变小。

为什么高频下总是有信号失真？

在低频 (>1kHz) 下，信号保持在数据特征限制内，系统按预期运行。当速度增加时，更高的频率影响开始发挥作用，导致振铃、串扰、反射、地弹和阻抗不匹配问题。它不仅会影响系统的数字特性，还会影响模拟特性。这些问题更容易增加I/O 接口和内存接口的数据速率。实际上，这些问题可以通过采用先进的PCB 设计服务或遵循严格的布局指南来避免。信号路由、端接方案和电源分配技术可以帮助设计人员实现有效的 PCB。

我们什么时候需要注意高速 PCB 设计中的信号完整性？

信号完整性：理想情况下，在 PCB 中，信号应该从源 (Tx) 传输到负载 (Rx) 未受损/未掺杂。但实际上，它不会发生。信号到达负载时会有一些损耗（阻抗失配、串扰、衰减、反射、开关问题）。信号完整性 (SI) 是定义用于测量高频区域中这些信号失真的术语。信号完整性通过提供实用的解决方案来帮助预测和理解这些关键问题。

高速 PCB 设计需要将走线可视化为传输线而不是简单的电线。识别设计中的最高工作频率有助于定位应视为传输线的走线。如果走线超过该频率波长的1/10左右，则可以将它们视为传输线。这些传输线需要数字和模拟分析。

PCB 基板：PCB 构造过程中使用的基板材料会导致信号完整性问题。每个 PCB 基板具有不同的相对介电常数 (ε r ) 值。它决定了信号走线必须被视为传输线的长度，当然，在这种情况下，设计人员需要注意信号完整性威胁。

使用 ε r 值，设计人员可以评估信号流动的速度 (V p ) 和传播延迟( t PD ) 。这些参数有助于确定应将走线视为传输线的长度。下图描述了插入损耗如何随信号频率增加。插入损耗（每英寸）是针对 FR-4（玻璃环氧树脂）和高频Rogers RO4350B材料测量的。更高的插入损耗可能会导致更大的衰减。单击此处了解有关PCB 材料和层压板的更多信息。

克服高速 PCB 设计中信号完整性问题的技术

设计人员可以在高速 PCB 中实现以下设计技术：

1. 高速PCB设计中的阻抗匹配

此参数对于更快和更长的跟踪运行很重要。影响阻抗控制的三个因素是基板材料、走线宽度和走线距离接地/电源层的高度。

在低频下，PCB 走线由其直流特性定义。它可以被认为是一个理想的电路，没有电阻、电容和电感。当频率上升时，与轨道相关的电感和电容开始影响其性能。由于过孔短截线和走线缺陷导致走线阻抗失配不允许信号在接收器（负载）内被完全吸收；这就是为什么额外的能量被反射到发射器（源）的原因。这个过程一次又一次地重复，直到所有的能量都被吸收。在高数据速率下，它会导致信号过冲、下冲和振铃，从而产生信号错误。为了解决这个问题，这些传输线在其下方设有接地层和终端电阻。

计算线路的阻抗很重要。（它是综合线路粗细、板的介电常数、线路与地平面的距离来计算的。）有时，传输线需要穿越不同的层，因此，线路与地平面的距离。地平面发生变化。在这种情况下，可以通过改变线路粗细将线路阻抗保持在相同的值。

注意：对于高频、高速设计，PCB 走线被视为传输线。

1.1 高速PCB设计中的阻抗控制措施

阻抗失配可以通过实施适当的端接方案来控制。端接方案的选择取决于应用。让我们讨论其中的一些。

1.1.1 并联终端方案：在该方案中，终端电阻（RT）等于线路阻抗。该终端电阻尽可能靠近负载放置，以实现最高效率。该终端电阻的电流负载在高输出状态下最大。

并行端接可在高速 PCB 中提供最高效率。

1.1.2 戴维宁终端方案：它是并联终端方案的替代方案，其中终端电阻器 (RT) 被分成两个独立的电阻器，其等于线路阻抗（组合时）。该方案减少了从电源汲取的总电流并增加了从电源汲取的电流，因为电阻放置在 VCC 和地之间。

高速 PCB 中的戴维宁终端。

1.1.3 有源并联端接：此处，等于线路阻抗（Z0）的端接电阻放置在偏置电压路径中。偏置电压的排列使得输出驱动器可以从高电平和低电平信号中提取电流。这种技术需要一个单独的电压源，它可以吸收和提供电流以匹配输出传输速率。

高速 PCB 中的有源并行端接。

1.1.4 串联-RC 并联终端：在该方案中，电阻和电容（>100pF）组合作为终端阻抗。此处，终端电阻 (RT) 等于 Z0，电容器阻挡低频信号分量并通过高频分量。因此，RT 的直流负载效应不会影响驱动器。

高速 PCB 中的串联-RC 并联端接。

1.1.5 串联端接：匹配信号源的阻抗，而不是匹配负载。该方案有助于衰减二次反射。线路阻抗因负载分布而异。因此，单个电阻值并不适用于所有条件。这种方法在源端只需要一个组件，而不是在每个负载上需要多个组件，但通过增加 RC 时间常数来延迟信号路径。

高速 PCB 中的串联端接。

1.1.6 差分对终端：在接收设备的信号之间需要一个终端电阻。端接电阻必须与差分负载阻抗匹配（通常为 100Ω）。

高速 PCB 设计中的差分对端接。

2. 高速PCB设计中的衰减

高频传输介质使接收器难以解释正确的信息。传输介质会导致以下传输损耗：

2.1 介质吸收：高频介质中的信号使PCB介质材料吸收信号能量。它会降低信号强度。它只能通过选择完美的PCB材料来控制。

2.2 趋肤效应：高频信号也负责产生电流值变化的波形。此类信号具有自感值，这会在高频下引发增加的感抗。它负责减少 PCB 表面的导电面积，增加电阻，并衰减信号强度。可以通过增加轨道宽度来减少趋肤效应，但这并不总是可行的。

高速PCB设计中的衰减控制

除了仔细选择 PCB 绝缘体材料和走线布局外，还可以通过包括可编程差分输出电压、预加重和接收器均衡来减少信号衰减。差分输出电压的增加有助于改善接收器的信号。预加重是仅通过增加第一个传输符号的电平来增强高频信号分量的方式。接收器均衡电路衰减低频信号分量以弥补传输线损耗。

3.高速PCB设计中的串扰

作为电子行业的爱好者，我们都知道当电流（例如信号）通过电线时，它会在其附近产生磁场。如果附近有两根电线，则两个磁场可能会相互作用，导致两个信号之间的能量交叉耦合，称为串扰。明显地，电感耦合（由空闲线上源线的磁场感应出的电流）和电容耦合（当空闲线暴露于与源中电压变化率成正比的电流量时的电场耦合线）负责导致串扰的能量交叉耦合。

高速 PCB 信号线上的串扰。

串扰有两种类型；垂直和水平。垂直串扰是由其他层或层间的信号引起的，而同层或层内的信号则负责水平串扰。

注意：最大串扰值是接收器的预期电压与接收器阈值之间的差值。

3.1 高速PCB设计中的串扰控制

可以通过分离走线、在各层之间放置接地层以及使用低介电材料来防止串扰。

3.1.1 走线间距：两条走线的中心间距至少应为走线宽度的 3 倍。在不干扰两条走线之间的间隔的情况下，将走线和接地层之间的距离减少到10 密耳有助于减轻串扰。

走线分离可以减少高速 PCB 中的串扰。

3.1.2 实心地平面的放置：可以通过在不同层之间放置实心地平面来防止不同层之间的串扰。虽然增加平面会增加成本，但它们解决了 SI 问题，如控制走线阻抗、减少旁路电容电流环路和电源阻抗等。

实心接地层可以解决高速 PCB 中的信号完整性问题。

3.1.3 低介电常数材料：低介电常数材料通过减少走线之间的互电容/杂散电容来克服串扰。

4. 高速PCB设计中直角走线和过孔的影响

走线布线和过孔位置会通过增加反射、串扰和改变阻抗值来影响信号完整性。具有直角的走线会导致更多辐射，因为它会增加拐角区域的电容值，从而导致特性阻抗发生变化，随后发生反射。

解决方案：可以通过用两个 45 度角替换直角弯曲来最小化反射。为了获得最小的阻抗变化，圆弯曲布线是最好的。

在拐角处，高速信号应由 45° 弯曲代替。

• 过孔对于布线很重要，但包括它们会增加电感和电容值。这会改变特征阻抗值，增加反射。

• 过孔也会增加走线长度。避免在不同的走线上添加过孔。

5. 高速PCB设计中不同布线技术的使用

• 正交布线以在不同层上引导信号并最小化耦合区域。

• 最小化信号之间的平行运行长度 (>500 mils)。仅具有短并行运行的路线。

• 减少驱动器扇出（负载数量）

6. 开关效应：高速PCB设计中的地弹

与模拟不同，数字电路需要快速的开关时间，因为它可以在“0”和“1”以及“1”和“0”信号电平之间切换。当速度增加时，开关周期减少。当多个输出同时从“高”逻辑切换到“低”时，存储在 I/O 负载电容中的电荷流入器件。该电流通过对地具有阻抗的引脚通过内部地离开设备。开关电流在该阻抗中产生电压。因此，器件和电路板地之间存在电压差。这种电压差称为地弹。地弹导致电路板上的其他设备将“低”输出视为“高”。可以通过采用以下解决方案来减少地弹：

• 引脚压摆率控制（允许设计人员减慢驱动器的速度，从而降低跳动率）。快速压摆率负责反射、串扰和地弹；这就是为什么它的减少是必须的。

• 提供多个电源和接地引脚（允许将高速 I/O 引脚靠近接地引脚以减轻开关效应）。

6.1 高速 PCB 中降低地弹的设计考虑

在处理 PCB 中的高速信号时，设计人员应考虑以下设计注意事项：

• 为相应的 VCC/GND 对添加去耦电容。添加去耦电容器尽可能靠近器件的电源和接地引脚。如果电源和 GND 通过过孔到达引脚，则去耦电容器应放置在引脚和过孔之间。

通过将去耦电容器靠近 IC 电源引脚放置，可以降低电源轨噪声。

• 在输出端添加外部缓冲器以最小化器件引脚上的负载。

• 通过使用外部设备（例如缓冲 IC）缓冲负载来控制负载电容。

• 最大限度地减少可以同时切换的输出数量，并在整个设备中均匀分布。

• 尽可能去除上拉电阻（使用下拉电阻）。

• 使用提供独立 VCC 和接地层的多层 PCB。

• 开发同步设计。这种设计不会受到瞬时引脚切换的影响。

• 实现更大的通孔尺寸以将电容器焊盘连接到电源和接地层，以降低去耦电容器中的电感。

• 将过孔放置在靠近电容器垫的位置。

靠近电容焊盘放置通孔可以减少地弹。

• 使用表面贴装电容器来最小化引线电感。

注意：通过电源层提供均匀分布的电源可以降低系统噪声。

另请阅读：复合放大器的优缺点

7. 高速 PCB 设计中的 EMI 降低

PCB 还会影响系统的 EMI/EMC 性能。自动布线板一般遵守设计规则（DRC），不满足电磁兼容性要求。此类板需要固定件，例如电缆和屏蔽外壳上的铁氧体。这就是为什么始终建议确保正确放置组件并优化布线的原因。它有助于实现在给定预算内按时满足所有电磁兼容性和信号完整性要求的产品。设计一个电磁兼容的 PCB 可以提高整个系统的性能。了解有关EMI 和 EMC 的 PCB 设计指南的更多信息。

每个 PCB 都容易受到电磁干扰。可以通过以下方式减少：

• 使用低电感元件，例如具有低 ESR 和有效串联电感 (ESL) 的表面贴装电容器。

• 提供适当的接地以实现最短的电流返回路径和最短的电流回路。

较短的返回路径具有较低的阻抗，从而提供更好的 EMC 性能。

• 始终在电源/信号平面旁边使用坚固的接地平面。

高速 PCB 设计人员的快速提示

• 识别最高频率网络并计算系统中的最快上升时间。

• 检查接收器和源的输入和输出处的电气规格。

• 考虑走线上的受控阻抗值、端接和传播延迟。阅读为什么受控阻抗真的很重要？

• 选择微带线（指在 PCB 外层布线，由电介质与参考平面（GND 或 VCC）隔开）和带状线（指在具有两个参考平面的内层布线）布线技术。模拟确定哪种方法更符合 EMC 并且可以提供更好的信号完整性结果？

信号通过带状线和微带布线传输。

• 对于高质量的信号传输，还要考虑时钟和差分路由技术。

信号通过差分路由传输。

• 考虑不同电源电压的数量。他们有自己的电源平面，还是可以拆分它们？

• 为发射器路径、接收器路径、模拟信号、数字信号等功能组创建图表。

区分高速和低速信号。

• 至少两个独立的功能组之间是否存在任何互连？注意它们并始终考虑到其他走线的返回电流和串扰。

• 考虑空间宽度间隙。

• 两层之间的最小距离应该是多少？

• 钻孔和通孔的最低要求是什么？使用盲埋孔是否可行？

高速PCB材料

最常用的层压材料是 FR-4。只要电路板频率保持在 2.5 到 3 GHz 的范围内，它就非常具有成本效益。在高速下，Rogers RO4350 等材料比 FR-4 具有更好的性能。唯一的权衡是成本。非 FR-4 材料价格昂贵。

信号通过 PCB 的速度取决于 PCB 的介电常数。举个例子：当频率超过5 GHz时，FR-4的介电常数（4.7）下降到4。另一方面，Rogers RO4350的介电值保持恒定（3.5左右）直到15 GHz。如果 PCB 的介电常数随频率不断变化，则信号的不同频率分量将获得不同的速度，并在不同的时间到达负载，从而导致信号失真。

为什么在高速 PCB 设计中包含设计模拟和检查很重要？

信号完整性检查对于保持设计透明度至关重要。如果在设计过程中没有执行它，那么一旦电路板建成，它就无法根除。有鉴于此，PCB 设计软件自带信号完整性检查功能，可以优化 PCB 布局，将错误降至最低。您想了解更多有关如何模拟通道以识别和解决信号完整性问题的信息吗？然后观看我们的 Keysight 教程，了解解决信号完整性问题的基础知识。

在高速设计中，信号完整性以及设计过程中的 EMC 理解和实施起着重要作用。信号完整性就是识别和消除导致信号质量从 PCB 上的一个点传输到另一个点时降低的因素。当 PCB 以高频运行时，信号完整性变得非常重要，因为信号上升时间很短。采用适当的端接方案、衰减控制、串扰和地弹预防可以帮助设计人员实现可以在高频下无缝工作的 PCB。此外，符合 EMI 标准的设计也是必不可少的。